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FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输.rar

更新时间：2019-10-14 23:17:25 大小：1004K 上传用户：lalahug查看TA发布的资源 标签：fpgaverilog数据传输 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输.rar

image.png

部分文件列表

文件名文件大小修改时间
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asynch_fifo/asynch_fifo/asyn_fifo.done1KB2008-08-28 17:14:54
asynch_fifo/asynch_fifo/asyn_fifo.eda.rpt5KB2008-08-28 17:14:40
asynch_fifo/asynch_fifo/asyn_fifo.fit.rpt202KB2008-08-28 17:14:24
asynch_fifo/asynch_fifo/asyn_fifo.fit.smsg1KB2008-08-28 17:14:20
asynch_fifo/asynch_fifo/asyn_fifo.fit.summary1KB2008-08-28 17:14:20
asynch_fifo/asynch_fifo/asyn_fifo.flow.rpt8KB2008-08-28 17:14:40
asynch_fifo/asynch_fifo/asyn_fifo.map.rpt61KB2008-08-28 17:13:58
asynch_fifo/asynch_fifo/asyn_fifo.map.smsg1KB2008-08-28 17:13:56
asynch_fifo/asynch_fifo/asyn_fifo.map.summary1KB2008-08-28 17:13:58
asynch_fifo/asynch_fifo/asyn_fifo.pin77KB2008-08-28 17:14:20
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