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基于FPGA的全数字延时锁相环的设计

更新时间：2020-10-30 00:32:14 大小：2M 上传用户：gsy幸运查看TA发布的资源 标签：fpga锁相环 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC设计中。

In allusion to the problems such as low phase-locking accuracy,slow phase-locking speed and low integration level of the traditional analog delay-locked loop(DLL),an all-digital DLL is proposed. The DLL is designed by using the elec-tronic design automation technology. The editing and analysis of the DLL are conducted by using the Quartus Ⅱ software. The simulation results show that the DLL can perform quick lock with high precision,has strong portability,and is suitable for vari-ous application fields such as microprocessor,memory and general IC designs.

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