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基于FPGA的时钟数据恢复电路的研究和设计

更新时间:2020-05-29 04:51:33 大小:260K 上传用户:六3无线电查看TA发布的资源 标签:fpga时钟数据恢复 下载积分:5分 评价赚积分 (如何评价?) 收藏 评论(0) 举报

资料介绍

本文设计了一种利用FPGA的可编程输入延时单元(IDELAY)和锁相环输出同频多相时钟结合的8倍过采样高速时钟数据恢复电路。采用滑动窗口模式匹配的方法检测数据跳变边沿,消除了数据毛刺的干扰,并采用最佳采样相位正负调整的方法,吸收最佳采样相位突变,同时保留对输入信号的跟踪性能。通过仿真验证使用Cyclone II芯片最高工作频率可以达到300MHz。在SMT-1光口实测具有较高的抖动容限。

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