积分商城

最新搜索： to-252 C语言 solidworks2020 5630DSA lt9611 ad
您现在的位置是：首页 > 技术资料 > 针对FPGA优化的高分辨率时间数字转换阵列电路
推荐星级：
  • 1
  • 2
  • 3
  • 4
  • 5

针对FPGA优化的高分辨率时间数字转换阵列电路

更新时间：2020-05-15 10:22:08 大小：1M 上传用户：xiaohei1810查看TA发布的资源 标签：fpga 下载积分：3分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相，通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题，完成时间数字转换的功能。在Ahera公司的FPGA上验证表明，本时间数字转换阵列可达1．73ns的时间分辨率。转换阵列具有占用资源少，可重用性高，可以作为IP核方便地移植到其他设计中。

An FPGA-optimized high resolution time-to-digital converter array is proposed. In this design, we adapt the onchip PLL as the frequency double circuit and the clock phase shifter. We use the method of clock state decoding to solve the delay uncertainty for FPGA, thereby fulfill the time to digital convert. The circuit has been implemented via FPGA produced by Altera Corp. The result shows that the time resolution is 1.73 ns. It enjoys the advantages of less resource usage, high reusability and easy implantation as IP cores.

部分文件列表

文件名 大小
针对FPGA优化的高分辨率时间数字转换阵列电路.pdf 1M

【关注B站账户领20积分】

相关下载

全部评论(0)

暂无评论
评论赚积分>>

上传资源 上传优质资源有赏金

热门标签

更多>>

最新上传

  • 打赏
  • 30日榜单

热门下载

资料专题

推荐下载

本站上的所有资源均为源于网上收集或者由用户自行上传，仅供学习和研究使用，无任何商业目的，版权归原作如有侵权，请 来信指出，本站将立即改正。

ICP许可证号：京ICP证070360号     21IC电子网 2000- 版权所有

京ICP备11013301号

京公网安备 11010802024343号