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基于FPGA的AD采集系统 用Verilog编写 基于Basys2开发板
资料介绍
基于FPGA的AD采集系统 用Verilog编写 基于Basys2开发板
部分文件列表
| 文件名 | 大小 |
| Experiment_14.1/ | |
| Experiment_14.1/AD_module/ | |
| Experiment_14.1/AD_module/AD_data.v | 2KB |
| Experiment_14.1/AD_module/AD_module.asm.rpt | 8KB |
| Experiment_14.1/AD_module/AD_module.done | |
| Experiment_14.1/AD_module/AD_module.fit.rpt | |
| Experiment_14.1/AD_module/AD_module.fit.smsg | 1KB |
| Experiment_14.1/AD_module/AD_module.fit.summary | 1KB |
| Experiment_14.1/AD_module/AD_module.flow.rpt | 8KB |
| Experiment_14.1/AD_module/AD_module.map.rpt | |
| Experiment_14.1/AD_module/AD_module.map.summary | |
| ... | |
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