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FPGA八位全加器(VHDL语言),由画图法制作,将八个一位全加器(由一位半加器组成)组合制成
资料介绍
FPGA八位全加器(VHDL语言),由画图法制作,将八个一位全加器(由一位半加器组成)组合制成
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| f_adder8/f_adder8.asm.rpt | 7KB | 2009-06-08 21:00:18 |
| f_adder8/f_adder8.bdf | 28KB | 2009-06-08 20:59:16 |
| f_adder8/f_adder8.bsf | 6KB | 2009-06-08 21:03:58 |
| f_adder8/f_adder8.done | 1KB | 2009-06-08 21:04:10 |
| f_adder8/f_adder8.fit.rpt | 83KB | 2009-06-08 21:00:14 |
| f_adder8/f_adder8.fit.smsg | 1KB | 2009-06-08 21:00:14 |
| f_adder8/f_adder8.fit.summary | 1KB | 2009-06-08 21:00:14 |
| f_adder8/f_adder8.flow.rpt | 6KB | 2009-06-08 21:00:20 |
| f_adder8/f_adder8.map.rpt | 21KB | 2009-06-08 21:00:10 |
| f_adder8/f_adder8.map.summary | 1KB | 2009-06-08 21:00:10 |
| f_adder8/f_adder8.pin | 20KB | 2009-06-08 21:00:14 |
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