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FPGA时序约束方法
资料介绍
时序约束
·规范设计的时序行为，表达设计者期望满足的时序条件，指导综合、布局布线
-过紧的时序约束会延长编译时间
-不合理的约束可能会使工具停止工作
-利用时序分析报告来判断约束是否可行
·在设计实现后，查看布局布线后静态时序报告判断是否达到预定的性能目标一如果约束未满足，利用时序报告确定原因
为何要进行时序约束？
·设计工具不能自动实现获得最佳速度的布局和布线方式，因此需要用户设定性能目标，让工具去实现
·用户设定的性能目标由时序约束体现
-时序约束提高设计性能的途径是将逻辑尽可能放的近，从而使用尽可能短的布线资源
什么情况需要做时寿约束
·当设计仅有一个时钟信号，且频率低于50MHz，逻辑电路简单（7级以下），不需要对设计进行时序约束。
·当设计超过50MHz，或者设计较为复杂时，需要进行时序约束。
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| FPGA时序约束方法.pdf | 9M |
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