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fpga的i2c总线控制器的设计
资料介绍
本课题正是利用Verilog HDL语言在FPGA上实现IC总线控制器的功能。首先研究了PC总线的规范，又简要介绍了QuartusⅡ设计环境和设计方法，以及FPGA的设计流程。在此基础上，重点介绍了PC控制器的总体设计方案，详细描述时序状态机的工作原理和Verilog HDL语言的实现，以及在QuartuslⅡ
平台上的时序仿真。本系统采用了自顶向下的设计方法，利用了Verilog HDL语言的结构描述风格，把整个设计分成6个模块，时钟分频模块，寄存器组模块，数据接收模块，数据发送模块，输出缓冲模块，时序控制模块，顶层模块也采用语言描述。以Altera公司的cycloneⅡ系列的EP2C35器件为载体，设置相应的参数，在QuartusIⅡ开发平台上，实现系统的功能和时序仿真。关键词：现场可编程逻辑门阵列；QuartusⅡ；'C总线控制器；状态机；时序仿真
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| 文件名 | 大小 |
| 基于fpga的i2c总线控制器的设计.pdf | 16M |
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