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FPGA的JPEG压缩编码IP核设计

更新时间:2019-01-17 00:35:21 大小:4M 上传用户:sun2152查看TA发布的资源 标签:fpgajpeg压缩编码ip核 下载积分:1分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍

本论文按照自顶向下的设计原则,借鉴现有JPEG压缩芯片的成功经验,在


此基础上按照JPEG基本系统的内容,进行了系统模块划分和各模块的RTL级代


码设计,将其实现划分为二维离散余弦变换、之字扫描和量化和霍夫曼编码三个


功能模块。其中作为设计的核心部件,二维离散余弦变换模块采用了IP核复用


技术,基于有限状态机控制,通过一维离散余弦变换实现二维离散余弦变换。采


用改进的信号流图算法并行实现一维离散余弦变换的流水线设计,提高了其运行


速度。


本文研究基于Altera公司的FPGA芯片Cyclonell系列,RTL级代码设计使


用VHDL硬件描述语言进行描述。文中给出了整个IP核及其各模块的综合和仿


真结果,IP核的最高运行时钟频率可以达到127Mhz。


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