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FPGA的数字频率及设计与实现
资料介绍
传统频率计设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着可编程逻辑器件（CPLD/FPGA）的广泛应用，以EDA工具作为开发手段，运用硬件描述语言（VHDL/Verilog)，将使整个系统大大简化，提高整体的性能和可靠性。而本课题正是采用硬件描述语言对数字频率计进行设计，整个系统非常精简，而且具有灵活的现场可更改性，在不更改硬件电路的基础上，可以对系统进行各种改进来进一步提高系统的性能，因此该数字频率计具有精确、可靠、和现场可编程等优点。本设计所能达到的技术指标如下：
1.能测量输入信号的频率范围为1hz~99Mhz；
2.波形可以是方波等任何有固定频率的信号；
3.运用硬件描述语言和原理图法进行设计；
4.运用Quartus II软件进行设计和Modelsim软件仿真。
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2023-02-13 17:32:37boloya
好