推荐星级:
  • 1
  • 2
  • 3
  • 4
  • 5

FPGA中不可综合语句 相关知识

更新时间:2018-07-31 17:12:56 大小:204K 上传用户:z00查看TA发布的资源 标签:fpga 下载积分:0分 评价赚积分 (如何评价?) 打赏 收藏 评论(1) 举报

资料介绍

建立可综合模型的原则

要保证Verilog HDL赋 值语句的可综合性,在建模时应注意以下要点:

(1)不使用initial。

(2)不使用#10。

(3)不使用循环次 数不确定的循环语句,如forever、while等。

(4)不使用用户自定义原语(UDP元件)。

(5)尽量使用同步方式设计电路。

(6)除非是关键路径的设计,一般 不采用调用门级元件来描述设计的方法,建议采用行为语句来完成设计。

(7)用always过程块描述组合逻辑,应在敏感信号列表中列出所有的输入信号。

(8)所有的内部寄存器都应该能够被复位,在使用FPGA实现设计时,应尽量使用 器件的全局复位端作为系统总的复位


部分文件列表

文件名 大小
FPGA中不可综合语句 相关知识.pdf 204K

全部评论(1)

  • 2018-08-02 15:59:52suxindg

    谢谢分享

上传资源 上传优质资源有赏金

  • 打赏
  • 30日榜单

推荐下载