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在ROD PU中输入FPGA
资料介绍
每个HFEB有一个SCA控制器，这就是HFEB可以在光链路上发送独立数据的原因。 由于PU的输入FPGA（InFPGA）不知道这些HFEB之间的时序关系，因此必须在数据处理（ADC并行化和数据组织）中保持这种独立性。 这种HFEB独立性可以保持在DSP或者inFPGA可以尝试重建整个FEB。
这两种可能性在inFPGA中需要2种不同的架构。 在两种架构中，对于每个HFEB（8个信道），生成定时信号（数据类型的指示：报头，radd，数据......）并且信道被并行化。 然后根据DSP的内部架构在双端口RAM（DPRAM）中组织数据。
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