积分商城

最新搜索： to-252 C语言 solidworks2020 5630DSA lt9611 ad
您现在的位置是：首页 > 源码 > 基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程
推荐星级：
  • 1
  • 2
  • 3
  • 4
  • 5

基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程

更新时间：2023-09-21 16:16:00 大小：398K 上传用户：铁蛋锅查看TA发布的资源 标签：ep2c8qfpga时钟verilogquartus 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程

部分文件列表

文件名文件大小修改时间
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(0).cnf.cdb3KB2010-09-13 16:31:08
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(0).cnf.hdb1KB2010-09-13 16:31:08
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(1).cnf.cdb1KB2010-09-13 16:31:08
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(1).cnf.hdb1KB2010-09-13 16:31:08
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(2).cnf.cdb2KB2010-09-13 16:31:08
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.(2).cnf.hdb1KB2010-09-13 16:31:08
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.asm.qmsg2KB2010-09-13 16:32:04
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.asm_labs.ddb5KB2010-09-13 16:32:02
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.cbx.xml1KB2010-09-13 16:31:56
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.cmp.bpm1KB2010-09-13 16:32:00
基于(EP2C8Q) FPGA 设计由锁相环改变时钟Verilog源码Quartus9.0工程文件/Quartus/db/PLL_TEST.cmp.cdb13KB2010-09-13 16:32:06
...

【关注B站账户领20积分】

相关下载

全部评论(0)

暂无评论
评论赚积分>>

上传资源 上传优质资源有赏金

热门标签

更多>>

最新上传

  • 打赏
  • 30日榜单

热门下载

资料专题

推荐下载

本站上的所有资源均为源于网上收集或者由用户自行上传，仅供学习和研究使用，无任何商业目的，版权归原作如有侵权，请 来信指出，本站将立即改正。

ICP许可证号：京ICP证070360号     21IC电子网 2000- 版权所有

京ICP备11013301号

京公网安备 11010802024343号