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数字频率计的设计，eda课程设计实验
资料介绍
此文件主要是我们上eda课程时做的实验上面是一些基本简单的eda实验资料，比如
1.电路原理
若在一定时间间隔T（也称闸门时间）内测得这个周期性信号重复变化的次数为N，则其频率可表示为f = N / T。
若T取1s，则f = N，但是这种频率计仅能测出频率大于或者等于1Hz的情况，且频率越高，精度也越高。 本例的闸门时间固定为1s。
2.设计要求
（1）能产生一个固定1s钟的闸门信号。
（2）能对不同输入频率信号进行计数。
（3）正确显示频率值。
3.设计方案
数字频率计实质上就是对1s钟内通过的脉冲个数进行计数的电路，整个系统主要包括闸门信号发生器、计数器、锁存器和译码显示器等组成部分。
library ieee;
use _logic_;
use _logic_;
use _logic_;
entity div is
port(
clk_50m:in std_logic;
clk_1k,clk_1:out std_logic
);
end div;
architecture rtl of div is
signal cnt1:integer range 0 to 24999;
signal cnt2:integer range 0 to 499;
signal tclklk,tclk1:std_logic;
begin
clk_1k<=tclklk;
clk_1<=tclk1;
process(clk_50m)
begin
if clk_50m'event and clk_50m='1' then
if cnt1=24999 then
cnt1<=0;
tclklk<=not tclklk;
else
cnt1<=cnt1+1;
end if;
end if;
end process;
process(tclklk)
begin
if tclklk'event and tclklk='1' then
if cnt2=499 then
cnt2<=0;
tclk1<=not tclk1;
else
cnt2<=cnt2+1;
end if;
end if;
end process;
end rtl;
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| EDA课程设计_王勇_201600100.docx | 702K |
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