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Verilog model for QDRII
资料介绍
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Cypress Semiconductor
MID Applications
Verilog model for QDRII+ burst of 4, x18, 2.5 cycle latency (CY7C2563KV18)
Created: September 18, 2009
Rev: 2.0
Revision history:
2.0 : New Model
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This is the verilog model for the QDRII+ burst of 4, x18, 2.5 cycle latency device (CY7C2563KV18) along with the testbench and test vectors.
Contact www.cypress.com/support if you have any questions.
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This directory has 4 files, including this readme.
1)CY7C2563KV18.v -> Verilog model for the QDRII+ burst of 4, x18, 2.5 cycle latency
2)qdr2_vectors.txt -> Test Vector File used for testing the verilog model
3)qdr2plus_b4_72m_x18_lat25_tb.v -> Test bench used for testing the verilog model
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部分文件列表
文件名 | 大小 |
readme.txt | 1KB |
CY7C2263KV18.v | 31KB |
qdr2_vectors.txt | 8KB |
qdr2plus_b4_36m_x18_lat25_tb.v | 3KB |
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