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是否需要高级验证方法来测试FPGA设计
资料介绍
是否需要高级验证方法，如验证当今FPGA设计所需的UVM（SystemVerilog通用验证方法）？ 答案是肯定的。 今天的FPGA是几年前ASIC的尺寸，而在实验室中仅测试FPGA的旧技术是不充分和不负责任的。 FPGA设计界仍然普遍认为FPGA不需要通过仿真进行广泛验证，FPGA可以在实验室中进行测试，并在发现错误时进行校正，但出于多种原因，情况并非如此。
很多年前，我参与过一个项目，其中一个FPGA是由一个合同工程师设计的，而这个项目并没有使用模拟进行功能验证。该产品在原型中运行良好，并且在产品生产的前六个月中运行良好。在新一批FPGA到达生产线后，由于设备时序略有不同，产品开始出现故障。合同工程师走了，我对设计有所了解，所以我的任务是找到并解决问题。在关闭为公司带来收入的产品生产线之前，您从未真正进入项目的关键路径。我希望我再也没有那种经历或压力。更糟糕的是，合同设计者没有存档最新的设计文件副本，因此我必须首先找到最后的修改并更新设计才能运行模拟，确定竞争条件并修复问题。该产品线关闭了将近两周，而我解决了问题，我正在进行的项目在同样的两周时间内被搁置。按照今天标准，这是一个小型FPGA。
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| 文件名 | 大小 |
| Cummings_FPGAVerification.pdf | 87K |
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资料：bitboy
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