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Aldec Active-HDL 初步版本 - 仍在检查准确性!
资料介绍
您将使用Aldec Active-HDL软件对用于实验室的可编程逻辑芯片进行功能仿真,包括XC9572XL CPLD和XC3S50 FPGA。此讲义用于模拟ABEL中编程的CPLD。 Active-HDL仅模拟用Verilog或VHDL编写的描述。当您在ABEL中编程时,Xilinx软件必须生成VHDL文件,该文件描述了为您的应用程序编程的器件操作。 (在实验9中,我们不关心VHDL文件的语法和语法,但是在本课程的后面我将花几个课程介绍该主题。我鼓励你看一下这个文件,看看看起来像什么例如,生成该文件需要在Xilinx项目导航器中执行额外的步骤,而不是将您的ABEL文件转换为用于编程CPLD的JEDEC文件。本文中的前几个步骤重新运行Xilinx Navigator以执行该处理。其余的文章详细介绍了如何在Aldec中进行时序仿真。
部分文件列表
文件名 | 大小 |
CPLD_Simulation07.pdf | 42K |
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