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基于CPLD的高频电路多功能时钟模块设计
资料介绍
文章介绍了一种基于CPLD的高频电路的多路不同频率同步时钟输出模块的设计方法，采用单一高频时钟作为时钟源输入，通过CPLD的分频电路设计实现输出多路不同频率同步时钟，利用有限状态基设计实现CPLD的外部控制接口，实现对CPLD输出时钟频率的任意调节。有效满足复杂的高频电路设计中需要提供多路不同频率同步时钟的要求。
the paper introduce a design of clock module with multiple different frequency clock outputs ,use a single high speed clock signal as input, realize multiple different frequency clock Outputs using clock division circuits of CPLD, realize clock module control interface using Finite State Machines of CPLD in order to adjust the frequency outputs of clock module. All can be done to satisfy the different frequency synchro clock outputs in the complicated high frequency circuit.
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| 基于CPLD的高频电路多功能时钟模块设计.pdf | 229K |
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