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【CPLD-Verilog】CPLD实现时钟检测
资料介绍
【CPLD-Verilog】CPLD实现时钟检测
时钟检测包括有无检测和频率检测，在一般场景下，检测时间有无就能满足需求了。下面介绍时钟有无的检测，检测原理如下图所示，被检时钟分频，一般需要分到主时钟两倍以下，检测跳变检测8个时钟周期以上。
部分文件列表
| 文件名 | 大小 |
| 【CPLD-Verilog】CPLD实现时钟检测.pdf | 124K |
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