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EEPROM AT24c16仿真模型 VERILOG FPGA设计仿真模型
资料介绍
存储 E2PROM AT24c16 VERILOG FPGA设计仿真模型
1：接口信号
scl：输入时钟信号
sda：输入输出数据信号
wp：写保护信号
a0,a1,a2：片扩展信号，在at24c16中没用
2：模块功能
模块大小是2048个byte.
实现读操作
具体时序请参考at24c16手册
部分文件列表
| 文件名 | 大小 |
| at24c16说明.txt | |
| at24c16_core.v | 4KB |
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