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AlteraSDR SDRAM 控制器 FPGA设计verilog源码

更新时间：2023-10-07 08:56:34 大小：761K 上传用户：铁蛋锅查看TA发布的资源 标签：sdram控制器fpga 下载积分：8分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

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AlteraSDR SDRAM 控制器 FPGA设计verilog源码

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文件名文件大小修改时间
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/doc/readme.txt1KB2000-07-28 15:17:26
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/doc/sdr_sdram.pdf630KB2000-05-30 09:57:28
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/model/mt48lc8m16a2.v43KB2000-05-23 00:16:14
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/route/PLL1.v5KB2000-05-22 19:59:44
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/route/sdr_sdram.csf3KB2000-07-25 15:14:56
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/route/sdr_sdram.esf1KB2000-07-25 15:14:56
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/route/sdr_sdram.vqm161KB2000-07-12 11:11:14
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/simulation/modelsim.ini8KB2000-05-19 16:46:20
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/simulation/readme.txt1KB2000-05-23 00:11:10
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/simulation/sdr_sdram_tb.v22KB2000-07-12 16:07:52
AlteraSDR SDRAM 控制器 FPGA设计verilog源码/simulation/work/altclklock/verilog.psm20KB2000-05-23 00:31:38
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