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AD9850模块使用说明

更新时间：2019-07-29 21:20:38 大小：1M 上传用户：452786210查看TA发布的资源 标签：AD9850模块 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

1、DDS 模块实物图 （正面） DDS 模块实物图 （反面） 该模块系统时钟频率为 125MHZ ，支持串行和并行送控制字方 式。最大不失真输出频率可以达40MHZ （该模块测试的实际值） 2 、各管脚定义 （只针对此模块） CLK ：系统时钟频率输出 （125MHZ ） RESET ：控制 DDS 内部DAC 的输出电流 （当需要控制输出信号的幅度时，可 以控制该脚的电压值从而控制DDS 信号输出的幅度） Q0A ：内部高速比较器的正相输出端 （对应AD9850 的14 管脚） Q0B：内部高速比较器的反相输出端 （对应AD9850 的13 管脚） VIP ：内部高速比较器的同相输入端 （对应AD9850 的16 管脚） VIN ：内部高速比较器的反相输入端 （对应AD9850 的15 管脚） F0 ：频率输出端 （已经经过了典型低通滤波器后的波形） GND ：输入电源地 VDD ：输入电源正极 （+5V ） RST ：AD9850 复位端 （高电平，对芯片进行操作前需将该脚置为高电平，复位 完成后将其置为低电平RST_AD9850 ）

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