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Actel FPGA Verilog RAM读写

更新时间：2019-11-08 20:42:16 大小：2M 上传用户：zyf901126查看TA发布的资源 标签：actelfpgaverilogram 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

Actel FPGA Verilog RAM读写 Actel FPGA Verilog RAM读写


部分文件列表

文件名文件大小修改时间
my_RAM/designer/impl1/clk_div.ide_des1KB2010-03-16 16:49:56
my_RAM/designer/impl1/designer.log30KB2010-03-16 23:05:52
my_RAM/designer/impl1/designer_synth_check.log1KB2010-03-16 17:17:00
my_RAM/designer/impl1/my_RAM.ide_des1KB2010-03-16 16:13:24
my_RAM/designer/impl1/my_RAM_top.adb191KB2010-03-16 23:05:52
my_RAM/designer/impl1/my_RAM_top.dat63KB2010-03-16 23:05:44
my_RAM/designer/impl1/my_RAM_top.dtf/verify.log1KB2010-03-16 23:05:42
my_RAM/designer/impl1/my_RAM_top.ide_des1KB2010-03-16 23:05:52
my_RAM/designer/impl1/my_RAM_top.pdb29KB2010-03-16 23:05:44
my_RAM/designer/impl1/my_RAM_top.pdb.depends1KB2010-03-16 23:05:42
my_RAM/designer/impl1/my_RAM_top.tcl1KB2010-03-16 22:31:14
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