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基于 fpga设计的会议发言限时器quartus工程Verilog+vhdl源码+说明文档资料.zi
资料介绍
基于 fpga设计的会议发言限时器quartus工程Verilog+vhdl源码+说明文档资料.zip
部分文件列表
| 文件名 | 大小 |
| FPGA.pdf | |
| FPGA板原理图.pdf | |
| project/ | |
| project/VHDL/ | |
| project/VHDL/bell.bsf | 2KB |
| project/VHDL/bell.vhd | 4KB |
| project/VHDL/bell.vhd.bak | 4KB |
| project/VHDL/incremental_db/ | |
| project/VHDL/incremental_db/README | 1KB |
| project/VHDL/incremental_db/compiled_partitions/ | |
| project/VHDL/incremental_db/compiled_partitions/time.root_partition.cmp.atm | |
| ... | |
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