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基于流水线架构8051微控制器内核的实现
资料介绍
在嵌入式系统低端的微控制器领域，从8位微控制器诞生至今的近30年里，8051系列一直扮演着一个独特的角色。由于MCS-51提供的最佳兼容性，使MCS-51在被改造后，还能以不变的指令系统、基本单元的兼容性保持着8051内核的生命延续，并在未来片上系统（SOC）发展中，担任8位微控制器内核的重任[1]。 本课题的研究就是在此产业背景下，为满足当前工程应用需要，通过对内核的重新定义，改造和设计，设法提升8051内核的指令执行效率。相关资料表明，在过去十年间改造8051内核指令执行效率的办法大致有以下两种： 1）维持最初内核结构定义，将机器周期从12个缩短到6个或4个。但这种改造方式指令执行效率提升有限； 2）通过改变编译器，将指令代码设计为RISC。指令执行周期完全是一个周期。但这样实现方式，在实际应用受到一定的限制。除此以外设计复杂度相对较高，成本也比较高。 而本课题侧重点在提升8051指令执行效率上采取了新的途径，采用不同于以上的第三种方式，即设法在保持CISC结构及指令系统不变的情况下，对指令运行实行流水作业，多指令按照节拍并行执行，以提高在程序执行时的指令执行效率。在本文阐述了针对8051内核多级流水结构的实现而提出的五点新设计构想和实现过程： 1）所有系统设计基于系统时钟：在本课题所设计的内核系统中，已经没有传统8051机器周期的概念。这也就是说，当内核具体运行时，外部的振荡器时钟就是内部的系统时钟。这样设计的用意在于对整体功耗的考虑。而可以如此设计的依据是由于内核和今后可能所设计的存储器之间有良好的存取时序匹配。 2）当前指令的译码决定流水的分级：内核指令具体实现什么样的操作其实就是由操作码实现的。而所谓的译码在流水的分级前，最主要的就是看“操作码”译码的结果如何。而“操作数”的译码结果直接与数据相关问题的合理处理直接有关。 3）指令并行处理，存在当前指令和预取指令：本课题所设计的流水内核的指令并行处理，最主要的就是增加了预取指令操作。这也就是本课题流水的核心设计之一。这个过程完全通过系统控制状态机来实现。而遇到外部的中断时，会做必要的保护处理。在这里借鉴一些32位处理器成熟的流水控制并行设...
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| 基于流水线架构8051微控制器内核的实现.pdf | 703K |
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