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该工程实现了一个64点DIF-FFT,Verilog编写,采用R2MDC结构
资料介绍
该工程实现了一个64点DIF-FFT,Verilog编写,采用R2MDC结构,通过Modelsim功能仿真,压缩包里有rtl代码,dc脚本,输出报告
部分文件列表
文件名 | 文件大小 | 修改时间 |
fft64(方琳&沈翔&魏鹏)/doc/64 Points FFT Processor.doc | 1160KB | 2008-12-25 18:58:38 |
fft64(方琳&沈翔&魏鹏)/report/area.rpt | 1KB | 2008-12-22 18:13:36 |
fft64(方琳&沈翔&魏鹏)/report/design.rpt | 1KB | 2008-12-22 18:13:36 |
fft64(方琳&沈翔&魏鹏)/report/power.rpt | 1KB | 2008-12-22 18:13:36 |
fft64(方琳&沈翔&魏鹏)/report/timing.rpt | 18KB | 2008-12-22 18:13:36 |
fft64(方琳&沈翔&魏鹏)/report/timing_violators.rpt | 1KB | 2008-12-22 18:13:36 |
fft64(方琳&沈翔&魏鹏)/script/fft64.tcl | 4KB | 2008-12-22 18:13:36 |
fft64(方琳&沈翔&魏鹏)/src/bm.v | 1KB | 2008-12-22 18:13:56 |
fft64(方琳&沈翔&魏鹏)/src/booth.v | 1KB | 2008-12-22 18:13:56 |
fft64(方琳&沈翔&魏鹏)/src/butterfly.v | 1KB | 2008-12-22 18:13:56 |
fft64(方琳&沈翔&魏鹏)/src/cl42_20.v | 1KB | 2008-12-22 18:13:56 |
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