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2N分頻器5分頻器10分頻器分頻器器VHDL逻辑设计源码Quartus工程文件 Quartus

更新时间：2021-08-25 11:29:43 大小：746K 上传用户：xzxbybd查看TA发布的资源 标签：VHDL分频器Quartus 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

 2N分頻器5分頻器10分頻器分頻器器VHDL逻辑设计源码Quartus工程文件,  Quartus软件版本9.0,可以做为你的学习设计参考。  

ibrary ieee;

use _logic_;

use _logic_;

use _logic_;


entity clk_8div is

port(

    clk:in std_logic;

    clk_div2:out std_logic;

    clk_div4:out std_logic;

    clk_div8:out std_logic);

end clk_8div;


architecture rtl of clk_8div is

signal counter :std_logic_vector(2 downto 0);

begin 

   process(clk)

   begin 

      if(clk'event and clk='1') then 

         if(counter="111") then 

             counter<=(others=>'0');

             else

                counter<=counter+1;

         end if;

      end if;

    end process;

  clk_div2<=not counter(0);--ȡ��һλ

  clk_div4<=not counter(1);

  clk_div8<=not counter(2);

end rtl;

部分文件列表

文件名大小
分頻器/
分頻器/10分頻器/
分頻器/10分頻器/clk_10div.asm.rpt7KB
分頻器/10分頻器/clk_10div.done
分頻器/10分頻器/clk_10div.fit.rpt
分頻器/10分頻器/clk_10div.fit.summary1KB
分頻器/10分頻器/clk_10div.flow.rpt7KB
分頻器/10分頻器/clk_10div.map.rpt
分頻器/10分頻器/clk_10div.map.summary
分頻器/10分頻器/clk_10div.pin
分頻器/10分頻器/clk_10div.pof
...

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