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同步24进制计数器FPGA设计Verilog逻辑源码Quartus工程文件 Quartus软件版本

更新时间：2021-08-23 11:19:38 大小：136K 上传用户：xzxbybd查看TA发布的资源 标签：计数器fpgaverilogquartus 下载积分：8分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

同步24进制计数器FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。                                                                                                  

module cnt_24(ten,one,co,clk,clr);

input clk; //输入时钟

input clr; //清零输入端

output co; //进位输出端

output[3:0] ten,one; //十位输出，个位输出


reg co; //进位输出端寄存器

reg[3:0] ten,one; //十位输出寄存器，个位输出寄存器


always@(posedge clk) //时钟上升沿触发

begin

if(clr) //判断清零信号是否有效，即为1

begin

ten<=0; //十位清零

one<=0; //个位清零

end

else

begin

if({ten,one}==8'b00100011) //判断是否计数到23

begin

ten<=0; //十位清零

one<=0; //个位清零

co<=1; //进位置1

end

else if(one==4'b1001) //判断各位是否为9

begin

one<=0; //是的话个位置0

ten<=ten+4'b1; //十位自加1

co<=0; //进位置0

end

else

部分文件列表

文件名大小
同步24进制计数器/
同步24进制计数器/cnt_24.done
同步24进制计数器/cnt_24.flow.rpt7KB
同步24进制计数器/cnt_24.map.rpt
同步24进制计数器/cnt_24.map.summary
同步24进制计数器/cnt_24.qpf1KB
同步24进制计数器/cnt_24.qsf3KB
同步24进制计数器/cnt_24.qws1KB
同步24进制计数器/cnt_24.sim.rpt
同步24进制计数器/cnt_24.v1KB
同步24进制计数器/cnt_24.v.bak1KB
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