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用VHDL语言设计一个8位加法器
资料介绍
用VHDL语言设计一个8位加法器： 在八位加法器代码一中：加法器是由两个4位二进制加法器U1和U2组成的8位加法器逻辑电路，其中U1用来装载8位加法器中两个加数的低4位，而U2则用来装载高4位。在设计4位加法器时，定义输入信号量CIN、A、B以及输出信号量S、Cout。定义信号量SINT/AA/BB，将加数A和0并置后赋给AA，加数B和0并置后赋给BB，形成5位二进制数，这是为在做加法时发生溢出所做的处理，然后将加数AA与BB以及进位Cin相加赋给SINT，并将SINT的低4位赋给加数和S输出，同时将SINT最高位传送给Cout输出。在设计8位加法器时，定义一个信号量CARRY，将4位加法器U1的COUT赋给CARRY，再将CARRY的值赋给4位加法器U2的进位位Cin，8位加法器的高4位和低4位分别来自于4位加法器U2和U1。 而在八位加法器代码二中：8位加法器的设计不使用底层文件，直接设计为8位与8位的相加，该种方法在设计上更为简洁。在实验硬件连接上，可以使用LED七段数码管显示所得结果，使结果显示更为清晰明了。
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| daima | 1KB | 2009-08-08 20:15:14 |
| daima/八位加法器源代码1.doc | 31KB | 2009-08-08 20:13:46 |
| daima/八位加法器源代码2.doc | 30KB | 2009-08-08 20:13:12 |
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