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12bitPipelineADC中采样保持电路的设计
资料介绍
本文中的ADC设计选择的是流水线架构，这种结构具有较好的速度与精度以及较低的功耗和合理的芯片面积等优点，而其中的采样保持模块更是重中之重。本文将主要针对数模转换器中的采样保持电路进行设计和仿真。论文介绍了模数转换器中采样保持电路的研究现状，分析了提高采样保持电路的性能的重要意义。详细讲述了整个采样保持电路的设计思想，并给出针对相应指标的具体电路设计过程。
本论文基于SMIC0.18umCMOS数模混合信号工艺，对ADC中采样保持整体电路进行设计，包括其中的运算放大器的模块、采样开关模块、两相不交叠时钟模块以及相关偏置电压模块，并且完成了这些电路的前仿和后仿，并对其版图进行了优化。
通过流水线ADC电路的整体仿真结果显示，采样保持电路可以在40
MHz采样频率下正常工作，可以完成正确的逻辑功能。在10MHz的输入信号下，有效位数可达到11.3bit，可见到达了较高速度与精度要求，实现了最初的设计目标。
关键词：模数转换器；流水线；采样保持电路
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