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  • 异步时钟域多位Handshake传输Verilog代码

    大小：2K 更新时间：2015-01-28 下载积分：2分

    在数字电路设计中，常用Handshake将多比特数据在不同时钟域之间传输，多比特数据传输必须考虑亚稳态和数据比特之间的同步。本模块实现了多比特数据在两个时钟域之间的稳定可靠传输，并带有传输完成信号。数据位宽可...

    标签：Handshake Verilog 多时钟域 异步

  • 通用同步FIFO的Verilog代码

    大小：1K 更新时间：2015-01-28 下载积分：2分

    同步FIFO的Verilog实现，数据地址位宽参数可配置。适用于数字同步设计电路中同时钟域的大量数据缓存。

    标签：同步FIFO FIFO Verilog 数字设计

  • 异步FIFO的Verilog源码

    大小：2K 更新时间：2015-01-28 下载积分：2分

    通用异步FIFO的verilog实现，数据位宽，地址位宽可用parameter配置。在数字设计中应用于异步时钟域之间的大批量数据传输。

    标签：Verilog 异步FIFO
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wutao667

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