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  • verilog

    大小:2M 更新时间:2016-02-25 下载积分:2分

    本文中要设计的是FPGA与数字音频芯片的I2S接口时序。简单点说,就是通过FPGA向音频芯片写数据,通过的是I2S总线,因为这个总线比较麻烦,我在这里做成接口模块,其它模块直接拿来用就可以了。

    标签:verilog
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jsyzzyc

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