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XILINX SPARTAN6 FPGA PLL锁相环实验 VERILOG逻辑例程源码 ISE14.

更新时间:2022-08-16 09:44:24 大小:229K 上传用户:铁蛋锅查看TA发布的资源 标签:xilinxspartan6fpgaverilog 下载积分:8分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍

XILINX SPARTAN6 FPGA PLL锁相环实验 VERILOG逻辑例程源码 ISE14.7工程

部分文件列表

文件名文件大小修改时间
06_pll_test/ipcore_dir/coregen.cgp1KB2015-11-04 11:32:08
06_pll_test/ipcore_dir/coregen.log1KB2015-11-04 11:32:08
06_pll_test/ipcore_dir/create_pll_ip.tcl1KB2015-11-04 11:32:08
06_pll_test/ipcore_dir/edit_pll_ip.tcl1KB2015-11-04 11:32:08
06_pll_test/ipcore_dir/pll_ip/clk_wiz_v3_6_readme.txt6KB2015-11-04 11:33:28
06_pll_test/ipcore_dir/pll_ip/doc/clk_wiz_v3_6_readme.txt6KB2015-11-04 11:35:42
06_pll_test/ipcore_dir/pll_ip/doc/clk_wiz_v3_6_vinfo.html7KB2015-11-04 11:35:42
06_pll_test/ipcore_dir/pll_ip/doc/pg065_clk_wiz.pdf42KB2015-11-04 11:35:42
06_pll_test/ipcore_dir/pll_ip/example_design/pll_ip_exdes.ucf3KB2015-11-04 11:35:42
06_pll_test/ipcore_dir/pll_ip/example_design/pll_ip_exdes.v6KB2015-11-04 11:35:42
06_pll_test/ipcore_dir/pll_ip/example_design/pll_ip_exdes.xdc3KB2015-11-04 11:35:42
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