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VHDL高级教程
资料介绍
VHDL中的硬件模型
VHDL中的硬件模型由两部分描述，即实体声明部分和相关的体系结构主体部分。 实体声明为正在开发的模型提供名称，并声明其外部接口信号（称为端口）：它们的名称，模式（in，out，inout，buffer）及其类型。...
综合是从VHDL中描述的电路模型构建门级网表的过程。
综合程序生成RTL网表（FF，ALU，多路复用器，通过电线互连）。 因此，RTL模块构建器是必需的，此构建器的目的是从预定义组件库（用户指定的目标技术）构建每个所需的RTL块。
在生成门级网表之后，逻辑优化器读入该网表并针对用户指定的区域和时序约束优化电路。
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| 文件名 | 大小 |
| VHDL-synthesis.pdf | 124K |
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