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VHDL仿真培训

更新时间：2018-09-12 15:20:42 大小：1M 上传用户：sun2152查看TA发布的资源 标签：vhdl仿真培训 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

时钟信号是同步设计中最重要的信号之一，它既可以使用并行的信号赋值语句产生，也可以使用时钟产生的进程来实现定义。当使用并行的信号赋值语句时，产生的时钟信号可以是对称的或不对称的，但是信号的初始值不能为‘u’，它的初始值必须是明确声明的（‘1’或‘0’）；如果使用进程来定义时钟信号，也可以产生各种时钟信号，包括对称和不对称的。  在大部分情况下，时钟信号是一直运行的，并且是对称的。当定义不对称的时钟信号，如果使用并行信号赋值语句，则需要使用条件信号赋值语句；如果使用进程，则比较简单，适用顺序逻辑就可以。例如下面的语句，使用了条件信号赋值语句，定义了一个25%占空比的时钟信号。

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