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Verilog HDL硬件描述语言：FPGA 数字钟的实现调整时间、闹钟等功能.rar
资料介绍
Verilog HDL硬件描述语言：FPGA 数字钟的实现调整时间、闹钟等功能.rar
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| szz/cmp_state.ini | 1KB | 2011-12-16 12:44:28 |
| szz/szz.asm.rpt | 7KB | 2011-12-15 15:40:30 |
| szz/szz.cdf | 1KB | 2011-12-15 15:47:56 |
| szz/szz.done | 1KB | 2011-12-15 21:37:50 |
| szz/szz.fit.eqn | 180KB | 2011-12-15 15:40:28 |
| szz/szz.fit.rpt | 119KB | 2011-12-15 15:40:28 |
| szz/szz.fit.summary | 1KB | 2011-12-15 15:40:28 |
| szz/szz.flow.rpt | 4KB | 2011-12-15 15:40:32 |
| szz/szz.map.eqn | 123KB | 2011-12-15 15:40:24 |
| szz/szz.map.rpt | 70KB | 2011-12-15 15:40:24 |
| szz/szz.map.summary | 1KB | 2011-12-15 15:40:24 |
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