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Verilog+HDL+代码风格规范
资料介绍
Verilog+HDL+代码风格规范
1. 目的
为了提高Verilog HDL代码的可读性、可修改性、可重用性，方便成员间的交流使用，提升项目组的设计效率，现面向FPGA组制定Verilog HDL 代码规范。
2. 范围
本规范内容包括可综合设计规范和仿真验证规范两部分。可综合设计规范是针对逻辑设计代码，适用于RTL的任何一种描述方式（数据流描述，行为描述，门级描述）。仿真验证规范针对Testbench代码。
本规范读者含概FPGA设计人员、验证人员和其他与FPGA开发相关人员。
3. 定义
Verilog HDL Verilog 硬件描述语言
FSM 有限状态机
RM 参考模型
BFM 总线功能模型
4. 规范内容
1) 可综合设计
确保代码能被绝大多数综合工具所接受，且能无歧义快速综合，现制定可综合代码规范。
a) 命名规范
命名要做到简洁、清晰、有效，尽可能做到见名知意。
1. 使用有意义的名字。
使用有意义的的名字，使设计者更容易理解信号意义，理解模块功能，发现设计错误，修改错误，同时方便成员间交流。
部分文件列表
| 文件名 | 大小 |
| Verilog+HDL+代码风格规范.pdf | 356K |
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