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Verilog的135个经典设计 实例
资料介绍
【例3.1]4位全加器
module adder 4(cout,sum i na,i nb,cin);output[3:0]sum output cout;input[3:0]i na,i nb;input cin;assign(cout,suml=i na +i nb+ci n;endmodule
【例3.2]4位计数器
module count 4(out,reset,clk);output[3:0]out;input reset,cl k;regl 3:01 out;always@posedge clk)
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Verilog的135个经典设计实例.pdf | 2M |
全部评论(1)
2020-01-15 08:41:48qq624811130
谢谢