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用Verilog语言描述一个定时器的设计，该定时器具有闹表，定时，和正常时间显示的功能

更新时间：2019-10-30 17:32:33 大小：702K 上传用户：zyf901126查看TA发布的资源 标签：verilog定时器 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

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用Verilog语言描述一个定时器的设计，该定时器具有闹表，定时，和正常时间显示的功能

部分文件列表

文件名文件大小修改时间
alarm/alarm_block.v1KB2008-01-17 22:17:42
alarm/alarm_block.v.bak1KB2009-12-22 12:35:56
alarm/alarm_counter.v1KB2008-01-18 00:12:48
alarm/alarm_counter.v.bak1KB2009-12-22 12:54:30
alarm/alarm_jh.cr.mti3KB2008-01-18 12:42:08
alarm/alarm_jh.mpf20KB2008-01-18 12:42:04
alarm/alarm_sm_2.v1KB2008-01-18 00:11:18
alarm/alarm_sm_2.v.bak1KB2008-01-18 00:11:00
alarm/alarm_state_machine.v2KB2008-01-17 23:55:20
alarm/alarm_state_machine.v.bak2KB2008-01-17 23:54:06
alarm/comparator.v1KB2008-01-17 23:39:18
...

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