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用Verilog语言描述一个定时器的设计，该定时器具有闹表，定时，和正常时间显示的功能
资料介绍
用Verilog语言描述一个定时器的设计，该定时器具有闹表，定时，和正常时间显示的功能
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| alarm/alarm_block.v | 1KB | 2008-01-17 22:17:42 |
| alarm/alarm_block.v.bak | 1KB | 2009-12-22 12:35:56 |
| alarm/alarm_counter.v | 1KB | 2008-01-18 00:12:48 |
| alarm/alarm_counter.v.bak | 1KB | 2009-12-22 12:54:30 |
| alarm/alarm_jh.cr.mti | 3KB | 2008-01-18 12:42:08 |
| alarm/alarm_jh.mpf | 20KB | 2008-01-18 12:42:04 |
| alarm/alarm_sm_2.v | 1KB | 2008-01-18 00:11:18 |
| alarm/alarm_sm_2.v.bak | 1KB | 2008-01-18 00:11:00 |
| alarm/alarm_state_machine.v | 2KB | 2008-01-17 23:55:20 |
| alarm/alarm_state_machine.v.bak | 2KB | 2008-01-17 23:54:06 |
| alarm/comparator.v | 1KB | 2008-01-17 23:39:18 |
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