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Verilog设计的计时表，数字电路设计，FPGA
资料介绍
Verilog设计的计时表，数字电路设计，FPGA
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| 数字时钟设计/lab.qpf | 1KB | 2011-12-12 14:41:02 |
| 数字时钟设计/lab.qsf | 2KB | 2011-12-15 15:34:34 |
| 数字时钟设计/db/lab.db_info | 1KB | 2011-12-12 14:41:02 |
| 数字时钟设计/db/lab.cbx.xml | 1KB | 2011-12-15 15:34:38 |
| 数字时钟设计/db/lab.map_bb.hdbx | 8KB | 2011-12-15 15:34:38 |
| 数字时钟设计/db/prev_cmp_lab.qmsg | 5KB | 2011-12-12 14:46:26 |
| 数字时钟设计/db/prev_cmp_lab.map.qmsg | 4KB | 2011-12-15 15:34:34 |
| 数字时钟设计/db/lab.sld_design_entry.sci | 1KB | 2011-12-15 15:34:34 |
| 数字时钟设计/db/lab.eco.cdb | 1KB | 2011-12-15 15:34:34 |
| 数字时钟设计/db/lab.map.qmsg | 11KB | 2011-12-15 15:34:40 |
| 数字时钟设计/db/lab.hif | 4KB | 2011-12-15 15:34:38 |
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