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VERILOG 代码 包括UART_baudrate UART_rx UART_tx 三个逻辑模块
资料介绍
VERILOG串口 代码，包括UART_baudrate UART_rx UART_tx 三个逻辑模块QUARTUS 18.0工程源码，
部分文件列表
| 文件名 | 大小 |
| UART.cr.mti | |
| misc/ | |
| misc/TOP.qpf | 1KB |
| misc/TOP.qsf | 3KB |
| misc/TOP.qws | 3KB |
| misc/db/ | |
| misc/db/.cmp.kpt | |
| misc/db/TOP.(0).cnf.cdb | 2KB |
| misc/db/TOP.(0).cnf.hdb | 1KB |
| misc/db/TOP.(1).cnf.cdb | 6KB |
| misc/db/TOP.(1).cnf.hdb | 2KB |
| ... | |
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