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SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程

更新时间：2022-09-07 08:51:58 大小：358K 上传用户：铁蛋锅查看TA发布的资源 标签：spartan6fpgauartverilog 下载积分：7分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

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SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件

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SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/clkdiv_envsettings.html15KB2015-11-04 11:28:32
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/clkdiv_summary.html4KB2015-11-04 11:28:32
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/iseconfig/clkdiv.xreport20KB2015-11-04 11:32:06
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/iseconfig/uartrxtx.xreport20KB2015-11-04 11:32:06
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/iseconfig/UART_TEST.projectmgr7KB2015-11-04 11:32:06
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/iseconfig/uart_test.xreport20KB2015-11-04 11:32:06
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/par_usage_statistics.html4KB2015-11-04 11:28:32
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/rtl/clkdiv.v1KB2015-11-04 11:32:06
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/rtl/clkdiv.v.bak1KB2015-11-04 11:32:04
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/rtl/testdata.v2KB2015-11-04 11:32:04
SPARTAN6 FPGA uart_test 实验 VERILOG逻辑例程源码 ISE14.7工程文件/rtl/testdata.v.bak1KB2015-11-04 11:32:04
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