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Quartus-II-9.0基本设计流程-verilogHDL
资料介绍
自己选择电路模式：建议选择模式5
两个时钟的输入分别作为a，b端口的输入：clock0 连接a输入端256hz， clock5 连接b输入接1024Hz
s端口可连接到一个按键，键1
输出端y接SPEAKER
在发给大家的资料中，实验电路结构图NO.5中找出图中对应的信号名：键1对应PIO0
在发给大家的芯片引脚对照表中查找图中这些信号名所对应的目标芯片的引脚号
Processing->Start Compilation或单击此按钮
有错修改，再编译直到编译成功。
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| 文件名 | 大小 |
| Quartus-II-9.0基本设计流程-verilogHDL.ppt | 2M |
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