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无损高压缩率电路设计

更新时间：2020-10-27 04:14:35 大小：3M 上传用户：zhengdai查看TA发布的资源 标签：高压缩率电路 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

为了节省传输系统数据带宽,满足实时压缩要求,通过对Deflate算法硬件实现,设计了一种无损高压缩率电路。通过4列双哈希并行匹配,采用静态哈夫曼编码技术,发挥硬件流水结构和并行计算优势,提升了压缩速度及压缩率。该硬件电路由系统硬件描述语言设计,使用现场可编程阵列进行测试并验证,最终应用于基带追踪数据进行流片,压缩模块面积为0,022 mm2。测试数据表明:该压缩电路获得了56,68%的高平均压缩率,压缩速率提高至1039Mbit/s。该压缩模块速率及压缩率可满足基带数据追踪系统实时压缩要求。

In order to save the bandwidth and meet the compression requirement of a real-time system,a novel hardware compression circuit based on the deflate algorithm is proposed.Dual hash functions with four columns parallel match processing and a static Huffman encoder are employed to accelerate the compression speed and improve the compression ratio.The compression circuit is implemented with System Verilog,verified by the FPGA,and applied in the trace module in the baseband chip,with the area of the compression module being 0.022 mm2.Test results show that the compression ratio of the hardware circuit reaches 56.68%.The circuit average bandwidth of compression reaches 1039 Mbit/s,which can satisfy the real-time compression of the baseband trace system.

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