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低功耗高速时钟数据恢复电路

更新时间：2020-08-03 06:20:58 大小：936K 上传用户：IC老兵查看TA发布的资源 标签：数据恢复 下载积分：5分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

为了降低高速串行接口的时钟数据恢复（CDR）电路的功耗,在研究、分析现有时钟数据恢复结构的基础上,提出了一种新的时钟数据鉴相算法及其电路实现方法.新的电路设计仅使用一个高速采样时钟,比传统的鉴相电路减少一半的采样率,从而减少了前端采样模块的功耗.该鉴相算法采用统计方法减小鉴相时钟的噪声,进而达到很低的误码率.该鉴相算法可使用数字综合的方法实现,工作在较低的频率下,这样便于迁移到不同的工艺中.整个电路使用40nm工艺实现,实际芯片测试数据表明,使用该电路的接收端可以稳定工作在13Gb/s的速率下,功耗达到0.83pJ/bit,误码率低于10E-12.

To reduce the power consumption of the clock and data recovery （ CDR） circuit of a high speed serial inter-face, a novel phase detecting CDR was presented and it was implemented based on the study of existing CDR new design only used one sampling clock under high speed, so the sample rate can be reduced to half of the traditional phase detecting architecture and the power consumption of the front sampler can be proposed phase detecting algorithm employed a statistic method to diminish the clock jitter during phase detecting period to reach lower bit error rate （ BER） .The phase detecting algorithm can be implemented using digital synthe...

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