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一种应用于全数字锁相环的时间数字转换器设计

更新时间：2020-07-10 13:36:34 大小：962K 上传用户：IC老兵查看TA发布的资源 标签：数字转换器 下载积分：5分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

设计了一个应用于全数字锁相环的时间数字转换器（TDC）.该时间数字转换器具有两种工作模式--粗量化和细量化.为了提高细量化模式的测量范围,TDC采用1-bit decision-select结构和游标门控环形振荡器（Vernier GRO）构成其两级量化单元.通过在Vernier GRO中使用一种新型结构的比较器,消除了用SR触发器做比较器时对测量范围的制约,也提高了GRO设计的灵活性.在TSMC 0.13μm工艺,1.2 V电源电压和40MHz采样速率下,仿真结果表明本设计的TDC在粗量化模式下具有不小于25ns的测量范围,在细量化模式下有效分辨率和测量范围分别为30ps,1.8ns.

A Time-to-Digital Converter（TDC）for All-Digital Phase-Locked LOOp（ADPLL） application is TDC has two operation modes, coarse mode and fine mode. To enlarge the detectable range of fine mode, theTDC utilizes 1-bit decision-select structure and Vernier GRO as its two-stage Quantization Unit. Using a newstructure comparator in Vernier GRO eliminates the limitation to detectable range when using SR flip-flo.p ascomparator, and also improve the design flexibility of GRO delay cell. The TDC is designed in TSMC 0. 13 μmCMOS technology. With 1.2 V power supply and 40 MHz sampling rate, simulation result shows that detectablerange of coarse ...

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