积分商城

最新搜索： uc1609c devc++ PASD9.5 PWM电机调速实验报告 jlink v9 PIC指令集
您现在的位置是：首页 > 源码 > 基于VHDL硬件描述语言的基带码发生器程序设计与仿真
推荐星级：
  • 1
  • 2
  • 3
  • 4
  • 5

基于VHDL硬件描述语言的基带码发生器程序设计与仿真

更新时间：2020-07-03 08:02:59 大小：78K 上传用户：xzxbybd查看TA发布的资源 标签：vhdl基带码发生器 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于VHDL硬件描述语言的基带码发生器程序设计与仿真


1．常用基带码发生器程序

--文件名：HS_UJDM

--功能：基于VHDL硬件描述语言，产生常用基带码

--最后修改日期：2004.3.27

library IEEE;

use _LOGIC_;

use _LOGIC_;

use _LOGIC_;

entity HS_UJDM is

Port (clk  : in  std_logic;                      --系统时钟                    

       Start  : in  std_logic;                     --始能信号

       dat   : in  std_logic_vector(15 downto 0);    --二进制数据输入端

       NRZ  : out std_logic;                     --非归零信号输出端

       DRZ  : out std_logic;                     --单极性归零信号输出端

       SRZ  : out std_logic_vector(1 downto 0);     --双极性归零信号输出端

       AMI  : out std_logic_vector(1 downto 0);     --交替极性信号输出端

       CFM  : out std_logic;                     --差分信号输出端

       CMI  : out std_logic;                      --编码信号反转码信号输出端

       FXM  : out std_logic);                    --分相码（曼彻斯特码）信号输出端

end HS_UJDM;

architecture Behavioral of HS_UJDM is

begin

process(clk,start)

variable latch_dat : std_logic_vector(15 downto 0);   --十六位二进制信号锁存器

variable latch_sig : std_logic;                    --高位信号锁存器

variable latch_cfm : std_logic;                     --差分码信号寄存器

variable latch_cnt  : std_logic;                    --基带码同步信号

variable count_fri  : integer range 0 to 8;                --分频计数器（码宽定义）




部分文件列表

文件名 大小
基带码发生器程序设计与仿真.doc 78K

【关注视频号领20积分】

相关下载

全部评论(0)

暂无评论
评论赚积分>>

上传资源 上传优质资源有赏金

热门标签

更多>>

最新上传

  • 打赏
  • 30日榜单

热门下载

推荐下载

本站上的所有资源均为源于网上收集或者由用户自行上传，仅供学习和研究使用，无任何商业目的，版权归原作如有侵权，请 来信指出，本站将立即改正。

ICP许可证号：京ICP证070360号     21IC电子网 2000- 版权所有

京ICP备11013301号

京公网安备 11010802024343号