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基于VHDL设计的4位数字电子密码锁
资料介绍
基于VHDL设计的4位数字电子密码锁
时序产生电路：
在一个系统的设计中，往往需要多种时钟信号，最为方便的方法是利用一个自由计数器来产生各种需
要的频率。本电路需要：系统主时钟、消抖取样时钟和动态扫描时钟。
时序产生电路举例：
有如下VHDL程序，请分析其输出结果：
LIBRARY IEEE;
USE _LOGIC_;
USE _LOGIC_ ;
USE _LOGIC_ ;
ENTITY free_counter IS
PORT (
CLK : IN STD_LOGIC ;
CLK_A : OUT STD_LOGIC ;
CLK_B : OUT STD_LOGIC_VECTOR(1 DOWNTO 0)
) ;
END free_counter ;
ARCHITECTURE a OF free_counter IS
SIGNAL Q : STD_LOGIC_VECTOR(6 DOWNTO 0);
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
Q <= Q + 1;
END IF;
END PROCESS;
KEYR3..0 KEYC2..0 对应的按键
011 1
101 2 0111
110 3
011 4
101 5 1011
110 6
011 7
101 8 1101
110 9
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