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基于VHDL硬件描述语言对基带信号进行FSK调制VHDL程序

更新时间：2020-07-01 20:48:53 大小：86K 上传用户：xzxbybd查看TA发布的资源 标签：vhdlfsk调制 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于VHDL硬件描述语言对基带信号进行FSK调制VHDL程序


--文件名：PL_FSK

--功能：基于VHDL硬件描述语言，对基带信号进行FSK调制

--最后修改日期：2004.3.16

library ieee;

use _logic_;

use _logic_;

use _logic_;

entity PL_FSK is

port(clk     :in std_logic;         --系统时钟

     start   :in std_logic;         --开始调制信号

     x     :in std_logic;          --基带信号

     y     :out std_logic);        --调制信号

end PL_FSK;

architecture behav of PL_FSK is

signal q1:integer range 0 to 11;      --载波信号f1的分频计数器

signal q2:integer range 0 to 3;       --载波信号f2的分频计数器

signal f1,f2:std_logic;             --载波信号f1，f2

begin

process(clk)                     --此进程通过对系统时钟clk的分频，得到载波f1

begin

if clk'event and clk='1' then

   if start='0' then q1<=0;

   elsif q1<=5 then f1<='1';q1<=q1+1; --改变q1后面的数字可以改变，载波f1的占空比

   elsif q1=11 then f1<='0';q1<=0;    --改变q1后面的数字可以改变，载波f1的频率

   else  f1<='0';q1<=q1+1;

   end if;

end if;

end process;

process(clk)                      --此进程通过对系统时钟clk的分频，得到载波f2

begin

if clk'event and clk='1' then

   if start='0' then q2<=0;

   elsif q2<=0 then f2<='1';q2<=q2+1; --改变q2后面的数字可以改变，载波f2的占空比


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文件名 大小
FSK调制与解调VHDL程序及仿真.doc 86K

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