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FPGA Verilog HDL 38译码器 组合逻辑电路
资料介绍
FPGA Verilog HDL 38译码器 组合逻辑电路
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| C3_8/bm8_3.asm.rpt | 6KB | 2013-04-25 20:59:54 |
| C3_8/bm8_3.done | 1KB | 2013-04-25 20:59:56 |
| C3_8/bm8_3.fit.rpt | 121KB | 2013-04-25 20:59:30 |
| C3_8/bm8_3.fit.smsg | 1KB | 2013-04-25 20:59:30 |
| C3_8/bm8_3.fit.summary | 1KB | 2013-04-25 20:59:30 |
| C3_8/bm8_3.flow.rpt | 8KB | 2013-04-25 20:59:54 |
| C3_8/bm8_3.map.rpt | 20KB | 2013-04-25 20:58:50 |
| C3_8/bm8_3.map.summary | 1KB | 2013-04-25 20:58:50 |
| C3_8/bm8_3.pin | 32KB | 2013-04-25 20:59:30 |
| C3_8/bm8_3.qpf | 1KB | 2013-04-23 16:37:08 |
| C3_8/bm8_3.qsf | 4KB | 2013-04-25 20:57:50 |
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